研究提出软硬件协同方法，让DNN在电压缩放误差下保持精度
本条为 AI 依据下方公开信源自动整理生成的摘要，不构成转载，可能存在偏差，请以原文为准。整理者：贝果科技 AI 资讯助手。
全文梳理
AI 摘要依据下方信源原文自动整理，非原文转载问题起点：电压缩放的代价
材料指出，DNN 在各类计算平台上广泛部署，能效与原始性能同样受到关注。降低电压是减少功耗的有效手段，但在新一代工艺节点上，这一做法会带来吞吐明显下降，并且对工艺偏差敏感。论文把目标定在能耗与可靠性之间的权衡上，切入点是脉动阵列累加器：在不同电压-频率工作点下，累加器中时序稳健的比特区间差异很大，这一观察构成了整套方法的基础。
训练侧约束权重分布
在软件层面，作者提出 Accumulation-Aware Training，把上述比特区间信息作为一阶优化约束加入训练过程。具体做法是把混合精度量化与非结构化剪枝结合起来，使模型权重分布受到约束，从而不去激活硬件中已被敏化的高位进位链。这样做的意图是让模型主动适应低电压下可能出现的计算误差，而不是在部署后被动承受精度损失。
架构侧的配套改动
硬件侧补充了三项措施：选择性最高位屏蔽与细粒度时钟门控，用于减少不必要的动态翻转活动；逐层动态频率缩放，则依据每一层的数值敏感度，去适配累加器收窄后的动态范围。训练约束与架构改动相互配合，构成论文所称的软硬件协同设计方法。
评测结果与发表信息
实验在深度缩放的 2nm 工艺节点上进行。在低电压前沿运行时，经过协同优化的版图后架构相对标称电压实现，能耗改善 39%，能耗延迟积改善 23%，同时精度下降保持在 1% 以内。该论文被 ICCAD '26 接收，会议时间为 2026 年 11 月 8 日至 12 日，地点为美国圣何塞。材料未披露更大范围的对比基线或其它工艺节点的结果。
为什么值得看
把电压缩放引入 DNN 加速器设计，给出了可量化的能效收益与精度代价，对做低功耗推理硬件与量化训练的人有参考价值。
信源1 家
关键事实
相关 · 论文
本页内容由 AI 自动聚合公开信源生成，仅供了解行业动态参考，不构成任何投资或决策建议。如需引用请以原文出处为准。